世芯-KY攜手新思科技 突破AI資料中心ASIC頻寬瓶頸

【聖荷西訊】在台積電2026年北美開放創新平台（OIP）生態系論壇上，全球高效能運算與AI基礎設施ASIC領導廠商世芯-KY（Alchip Technologies）與新思科技（Synopsys）共同發表技術論文，探討AI資料中心ASIC如何因應日益嚴格的頻寬需求，並在scale-up與scale-out介面成為下一代系統架構關鍵之際，提出具體解決方案。此次合作結合新思科技的224G PHY IP與世芯-KY的先進封裝及訊號完整性／電源完整性（SI/PI）專業，採用協議無關（protocol-agnostic）的實體設計方法，協助突破頻寬瓶頸。

突破頻寬高牆

隨著AI加速器為滿足日益成長的效能需求而持續擴展，如何讓資料快速進出晶片成為設計領域中最艱難的挑戰之一。在224 Gbps SerDes速率下，本次展示內容探討了多項關鍵的實體設計挑戰，包括：晶片邊緣壅塞與逃逸繞線（escape routing）的複雜度，以及跨晶片與封裝的訊號與電源完整性限制；晶片邊緣可用空間有限，且東／西（E/W）與北／南（N/S）邊緣存在不對稱的設計限制；封裝基板的密集breakout設計必須在不犧牲通道效能的前提下完成。

透過跨團隊協作優化逃逸繞線、晶片邊緣利用率與封裝breakout設計，並在訊號與電源完整性需求之間取得精確平衡，雙方成功克服上述障礙，同時維持整體系統效能。此外，對E/W與N/S晶片邊緣採取差異化處理，確保每一毫米晶片邊緣「海濱長度」（beachfront）都能在最大傳輸距離下達成最高頻寬表現，且各邊緣表現一致。

在此基礎上，分析進一步延伸至E/W封裝breakout技術，旨在維持高達1.6 Tbps的網路頻寬，並突顯基板層級的關鍵繞線密度與SI/PI考量。這套協議無關且具備前向擴展性的實體設計方法，最終可作為支援448G SerDes實作的基礎架構。

將頻寬密度推向物理極限

透過這套協作方法論，雙方工程師達成逼近理論物理極限的晶片對晶片互連頻寬密度，證明在實際的晶片邊緣與封裝限制下，實現超高密度224G scale-up互連的可行性。這些成果對資料中心設計帶來更廣泛的啟示——隨著AI加速器與高效能網路ASIC持續擴展，每毫米頻寬的最大化將直接影響系統吞吐量與可擴展性。

關於世芯-KY

世芯-KY（Alchip Technologies Ltd.）成立於2003年，總部位於台灣台北，是全球領先的高效能運算與AI基礎設施ASIC供應商，提供IC與封裝設計及量產服務，協助客戶開發複雜且高產量的ASIC與SoC。世芯-KY憑藉主流與先進製程的SoC設計能力，為客戶提供更快的上市時程與具成本效益的解決方案，並透過其先進的2.5D／3D CoWoS封裝、Chiplet設計與量產管理，奠定高效能ASIC領導者地位。客戶涵蓋全球人工智慧、高效能運算、超級運算、行動通訊、娛樂裝置、網路設備及其他電子產品領域的領導廠商。世芯-KY於台灣證券交易所掛牌上市，股票代號為3661。

聯絡人：Charles Byers，世芯-KY，電話：+ (408)-310-9244，電子郵件：[email protected]