Synopsys與台積電（TSMC）宣布多項新技術創新，旨在加速下一代人工智慧（AI）、高效能運算（HPC）及先進半導體系統的開發進程。
透過AI驅動的電子設計自動化（EDA）流程、多物理感知簽核（signoff）方法論、多晶粒（multi-die）設計流程，以及經矽晶驗證的介面與基礎IP，Synopsys與台積電正協助客戶因應日益複雜的設計挑戰，同時加速導入台積電最新製程技術與先進封裝解決方案。
加速先進製程導入與設計收斂
Synopsys與台積電正協助客戶順利轉移至最新矽製程技術，近期重要里程碑包括在A14製程完成數位與類比流程的認證，並導入代理型AI（Agentic AI）功能。這些經認證的設計流程為客戶提供從實作到簽核的完整方法論，加速在台積電A14技術上達成設計收斂（design convergence）。
在類比設計方面，Synopsys正與台積電合作，在A14製程上實現元件路由（device routing）建置，這是先進類比布局與繞線自動化的關鍵里程碑，有助於提升布局生產力，並加速先進製程技術的採用。
運用代理型AI工作流程優化工程生產力
Synopsys與台積電合作，運用代理型AI功能自動化類比、數位及多晶粒設計工作流程，以提升生產力與自主性。Synopsys Custom Compiler™加速類比設計遷移，而Fusion Compiler™則透過大型語言模型（LLM）輔助分析提升生產力。
此外，為加速多晶粒設計中的異質整合，Synopsys 3DIC Compiler平台推出全新代理型AI小晶片（chiplet）布局協同優化流程，能自動化複雜的布局任務並加速設計收斂，同時支援台積電3DFabric®技術。
推進多晶粒設計與台積電的電源傳輸技術
隨著下一代AI系統對電源傳輸的需求大幅提升，整合式電壓調節器（IVR）成為提升多晶粒設計中電源效率與電源完整性的關鍵技術。Synopsys 3DIC Compiler平台現已讓設計人員能在統一環境中，於台積電CoWoS®技術上高效地協同設計與模擬IVR，適用於先進封裝應用。
開啟共封裝光學的未來
光學互連技術對實現高效能、高速的系統連線日益重要。Synopsys持續與台積電合作，透過整合式的光學與電子協同設計流程，在台積電COUPE™技術上實現共封裝光學（CPO）設計，涵蓋3DIC實作、多物理分析與優化。雙方共同協助客戶高效開發並驗證採用多晶粒設計的先進光學互連架構。
為下一代AI系統提供矽驗證IP基礎
Synopsys與台積電合作，憑藉業界最廣泛的矽驗證介面、基礎與矽生命週期管理（SLM）IP組合，針對台積電先進製程技術進行優化，加速下一代AI、HPC、資料中心、邊緣運算及實體AI系統的開發。在台積電N5、N3P及N2P技術上首度矽晶驗證成功的基礎上，Synopsys持續擴展其生態系就緒的IP組合，協助客戶降低風險、加速上市時程，並實現更積極的功耗、效能與擴展性目標。
在台積電N2P製程方面，Synopsys已達成多項關鍵IP建置與流片（tape-out）里程碑，涵蓋AI與HPC設計所需的PCIe 7.0、HBM4、LPDDR6/5X/5、224G乙太網路PHY、UCIe、OTP及先進SLM製程、電壓與溫度（PVT）監控IP。這些解決方案共同提供滿足日益嚴苛AI工作負載所需的高頻寬連接、記憶體效能與即時系統智慧。
在多晶粒創新方面，Synopsys在台積電N3P測試晶片上展示整合CoWoS-S中介層的UCIe-A 32G/40G矽晶片驗證，驗證AI系統的高速晶片對晶片（die-to-die）連接能力。Synopsys近期在2奈米與3奈米製程節點上均完成64G UCIe IP流片，該IP透過內建DFT功能提供系統內可視性。
Synopsys亦近期擴展其針對台積電N3P、N2P設計的矽驗證基礎、MIPI與記憶體IP組合，並正開發從6奈米至3奈米之精巧型「C」製程技術的IP。這些解決方案能在AI、資料中心、網通、行動裝置、汽車及邊緣AI等應用領域中，實現更高整合度、更低功耗及更快部署具備豐富功能的智慧系統。
業界人士看法
Synopsys資深副總裁Michael Buehler-Garcia表示：「隨著AI系統在規模與複雜度上持續成長，客戶需要經驗證的IP、智慧型設計解決方案，以及無縫整合的先進封裝方法論。我們與台積電的共同創新涵蓋從矽到系統協同設計的完整能力，加速下一代AI與高效能運算系統的開發。」
台積電生態系與聯盟管理處處長Aveek Sarkar指出：「我們與Synopsys等開放創新平台（OIP）生態系夥伴的合作，持續滿足AI與高效能運算快速成長的需求。透過結合Synopsys經認證的EDA解決方案與矽驗證IP組合，以及我們最新的製程與封裝創新，我們正協助客戶突破效能、整合度與能源效率的界限，共同塑造AI的未來。」