陽明交大與台積電攜手突破二維電晶體瓶頸　原子級介面工程登《Nature Electronics》

當電晶體尺寸逼近原子等級時，不同材料之間的介面設計便成為決定元件效能的關鍵。由國立陽明交通大學、台積電（TSMC） Corporate Research 共同主導，並聯合台灣大學、中央研究院與國家儀器研究中心研究團隊所提出的介面工程策略，成功突破二維（2D）電晶體發展的重大障礙，為次世代半導體技術開啟新局。

這項研究已發表於國際頂尖期刊《Nature Electronics》，針對原子厚度電晶體長期存在的設計權衡提出解方。研究團隊以一個淺顯的比喻說明這項技術的核心概念：若將交通號誌控制器設置得更靠近道路，固然能提升對車流的掌控力，但鄰近的絕緣材料也可能干擾下方電子的行進路徑。一顆高效能的電晶體，必須同時兼備精確的閘極控制與流暢的電子傳輸。對此，研究團隊並未嘗試尋找全新的半導體材料，而是從根本重新設計半導體與絕緣體之間的原子級介面。

陽明交大教授、本研究通訊作者張文豪指出：「把絕緣層做薄只是其中一個環節，我們還必須保護其下方的原子級半導體。我們的策略是設計出一個能同時達成兩大目標的介面，既能促進絕緣層均勻生成，又能作為緩衝層維持電子流暢傳輸。」

【原子尺度的艱難權衡】

電晶體透過閘極（gate）控制半導體內的電流，而閘極與半導體之間則由稱為「閘極介電層」（gate dielectric）的絕緣材料隔開。隨著電晶體持續微縮，介電層也必須隨之變薄，以維持對電流的掌控能力。然而，像二硫化鉬（MoS₂）這類原子級厚度的半導體表面缺乏懸鍵（dangling bonds），導致傳統絕緣材料難以均勻沉積。這些製程瑕疵與電性干擾會散射電子、降低載子遷移率（carrier mobility）。因此，二維電晶體面臨的核心挑戰不僅在於將介電層薄膜化，更在於同時整合短通道與維持高載子遷移率，這三大要素在二維元件中極難同步優化。

【打造更優異的介面連結】

陽明交大與台積電聯合團隊的解方，是在半導體與絕緣體之間建構一層超薄的緩衝介面。研究團隊首先在原子級厚度的 MoS₂ 表面沉積一層僅0.3奈米厚的鋁薄膜，再透過精密控制將其轉化為約0.42奈米厚的氧化鋁（aluminium oxide）。這個看似微小的處理程序，卻創造出極為平整、連續無孔洞的表面，同時對下層半導體的擾動降至最低。儘管厚度極薄，這層介面卻肩負兩大關鍵功能。

首先，它確保主要的絕緣材料能形成均勻、平滑的包覆層。實驗顯示，若缺少這層緩衝，絕緣層無法完整覆蓋 MoS₂ 表面，導致弱點產生與潛在的漏電流風險；導入緩衝層後，覆蓋率明顯改善，漏電流也大幅降低。其次，這層介面可保護脆弱的 MoS₂ 不受上方絕緣材料所產生的電性干擾，使電子得以在電晶體內順暢傳輸。這就像在兩種本質上難以相容的材料之間，安裝了一個精密的連接器，不僅改善接合品質，也不會顯著增加電晶體的整體厚度。

【強化控制力，電子傳輸不打結】

運用此一新介面設計，研究團隊成功製作出絕緣層等效厚度僅約1奈米二氧化矽（SiO₂ equivalent）的 MoS₂ 電晶體。在如此極致薄膜化的條件下，元件不僅能有效導通電子、對電壓變化做出靈敏反應，同時展現出極低的漏電流與穩定的運作表現。這項研究的關鍵成就並非單一性能指標的突破，而是實現了「超薄絕緣層、精準閘極控制、清晰電子傳輸路徑」三者的同步兼顧。這就像在不擾亂車流的情況下縮減道路寬度，經工程優化的介面讓電晶體結構得以更緊密、受到更精準的控制，卻不會阻礙電子的移動。

台積電與陽明交大教授李宗恩對此表示：「當電晶體元件僅由數個原子層組成時，介面就不再只是邊界，而是元件結構中不可或缺的一部分。掌握原子級介面控制技術，將使工程師得以透過材料間的協同效應來強化電晶體效能，而無需僅僅依賴發掘全新材料。」

【從實驗室走向大規模電子元件】

研究團隊採用化學氣相沉積（CVD）法成長 MoS₂，這項技術能在基板上生成大面積的極薄層，而非依賴從晶體剝離的微小片狀結構，對於未來發展大面積二維半導體具有高度發展潛力。然而，要將此一製程導入商業化晶片製造，仍面臨諸多重大挑戰。現行流程涉及轉移 MoS₂、在超高真空環境下進行材料沉積，以及精密的氧化控制等複雜步驟，未來的研究重點應在於簡化流程、擴大生產規模，並將這些製程整合至現有的半導體製造產線。

這項研究揭示了一個更宏觀的技術契機：當電晶體尺度逼近原子級，材料之間的邊界已不再是單純的分隔線，而是整體技術中不可或缺的一環。過去數十年來的研究大多聚焦於挑選更好的材料來提升電晶體效能，而這項工作則提醒我們，除了開發新材料之外，更應積極探索如何從「原子層級」優化現有材料的整體表現。