英特爾晶圓代工攜手ASML達成百萬晶圓里程碑 High-NA EUV技術進入量產新紀元

在本週於蒙特雷舉行的SPIE光罩與EUV光刻技術會議（SPIE Photomask Technology + EUV Lithography conference）上，英特爾晶圓代工（Intel Foundry）與半導體微影設備龍頭ASML共同發表High-NA（高數值孔徑）EUV極紫外光刻技術的商業化與高產量製造（HVM）部署進度更新。雙方宣布的核心消息是，英特爾晶圓代工與ASML已在High-NA平台上累計處理超過100萬片300mm晶圓，涵蓋設備安裝、研發校準、PDK（製程設計套件）開發及早期限量生產等多個階段。英特爾同時確認，High-NA EUV（採用ASML的TWINSCAN EXE架構）目前已部署於Core Ultra Series 3處理器（市場熟知代號為Panther Lake）的特定關鍵層，該處理器採用Intel 18A製程節點生產。

技術原理與產業意義

在標準的Low-NA EUV（NA = 0.33）架構下，單次曝光的實際解析度極限約為26奈米（半 pitch為13奈米）。若要在0.33 NA下推動邏輯密度突破2奈米等級節點，晶圓代工廠必須採用複雜的多重曝光（multi-patterning）方案，這將導致光罩數量大幅增加、缺陷密度攀升、製程複雜度提高，且量產週期延長。透過將投影光學系統的數值孔徑提升至0.55，High-NA EUV將單次曝光解析度提升至約16奈米 pitch。這讓英特爾等晶片製造商在處理2奈米以下等級製程所需的極小線寬時，擁有更大的技術空間，並可減少甚至免除多重曝光的需求。

英特爾的策略性部署

英特爾晶圓代工揭露High-NA EUV已實際應用於Panther Lake的生產線，這項細節對其製程整合策略別具意義。英特爾並未採取全面置換整個微影設備組合至0.55 NA的激進做法——考量EXE系列掃描機極高的成本，這在經濟與營運層面並不切實際——而是採取機會性導入（opportunistic）策略，僅在間距最小的關鍵層使用High-NA，因為在這些層次上取代多重的0.33 NA曝光，足以合理化EXE掃描機高昂的營運成本。

根據英特爾的說法，這些High-NA曝光製程的良率、疊對誤差預算（overlay error budget）、缺陷率與掃描機稼動率均符合預期，效能表現與採用多重曝光的0.33 NA NXE平台所製作的等效層相當甚至更佳。100萬片晶圓的里程碑從學習曲線的角度來看同樣意義重大：在半導體微影領域，設備成熟度要求極致的機械穩定性、快速的 reticle 交換、精確的載台加速度，以及嚴格的晶圓間疊對精度。累計處理100萬片晶圓橫跨研發及早期限量生產階段，是雙方在光源穩定性、掃描機稼動率、reticle 操作、載台控制與晶圓間疊對等挑戰上累積豐富營運經驗的有力佐證。

超越競爭對手的製程執行力

英特爾的High-NA EUV策略源自一項經過精密計算的風險決策，必須在製程複雜度與資本支出之間取得平衡。透過2024年安裝全球首部商用EXE:5000掃描機、主動承擔0.55 NA的光學與 reticle 限制，並推動超過100萬片晶圓通過整個生態系至今，英特爾晶圓代工似乎已在製程執行力上超越台積電與三星等競爭對手——後兩者均採取較為保守的策略，將0.33 NA多重曝光技術延續至其初期的2奈米等級世代。Panther Lake的良率表現強勁，似乎已驗證這項High-NA於實際生產晶片上的整合策略。基於此，英特爾已證明0.55 NA的主要瓶頸屬於可解決的工程問題，而非量產的障礙。