3D TSV與2.5D封裝市場2035年將突破215億美元 高頻寬記憶體堆疊技術驅動成長

根據Credence Research最新發布的研究報告，全球3D矽穿孔（TSV）與2.5D封裝市場在2025年估值為94.6億美元，預估到2035年將成長至215億美元，2026年至2035年期間的複合年增長率（CAGR）為8.50%。報告指出，2026年市場規模估計將達到103.2億美元。

在區域分布方面，北美以35.0%的市佔率穩居2025年全球最大市場，亞太地區以33.0%緊隨其後，並掌握主要的生產產能。歐洲則佔22.0%。中東與非洲雖僅佔6.0%，但預估將以9.96%的年增率成為成長最快的區域市場；拉丁美洲佔4.0%，主要仰賴進口伺服器與電子產品驅動消費。

從技術類別分析，2.5D整合技術以38.0%的占比領先各項封裝技術。在應用層面，高頻寬記憶體（HBM）與其他記憶體佔2025年應用營收的46.0%，為最大應用類別，其次為處理器與AI加速器、CMOS影像感測器、MEMS（微機電系統）以及RF（射頻）元件。在終端用途方面，資料中心與高效能運算（HPC）合計佔55.0%的支出，消費性電子、汽車、電信與工業應用則瓜分其餘市場。

就整合方式而言，晶粒對晶圓（Die-to-wafer）整合佔總值的48.0%，反映業界已建立成熟的堆疊製程；其餘則包括晶圓對晶圓（Wafer-to-wafer）整合以及晶粒對晶粒（Die-to-die）與小晶片（Chiplet）架構。材料方面涵蓋矽、金屬互連、介電材、有機與玻璃中介層（Interposer）。

市場成長動能主要來自AI加速器需求的快速攀升。由於AI加速器採用多組HBM堆疊與處理器晶粒並列配置，每個封裝對矽穿孔與大型中介層的需求持續增加，記憶體頻寬已成為AI系統設計的核心瓶頸。此外，小晶片（Chiplet）架構讓設計者得以整合採用不同製程的晶粒，雖然有助於提升效能，但也提高了精準對位、接合與測試的技術門檻。各國政府與企業在美國與亞洲積極擴大封裝產能投資，儘管新廠需經歷漫長的認證週期且可能面臨工程延宕，大客戶的長期承諾仍是產能利用率的關鍵。

不過，市場也面臨若干挑戰。TSV製程涉及蝕刻、絕緣、金屬填充、晶圓薄化與接合等多重步驟，每一步驟皆存在良率風險，單一晶粒失效便可能使整個多晶粒封裝價值大幅縮水。隨著堆疊高度增加，散熱與機械應力管理的難度也隨之升高。在部分應用中，全矽中介層成本過於昂貴，採用橋接式或有機中介層的替代方案可能取代TSV密集型設計。

展望未來，HBM堆疊高度與封裝複雜度將使TSV需求與AI運算緊密連動。能在良率改善與客戶承諾取得突破的記憶體製造商與委外封測廠（OSAT），將有機會掌握市場價值。主要風險包括AI買家集中度過高、新廠時程延遲，以及新接合與散熱製程的成本壓力。相對成熟的影像感測器與MEMS應用則提供較穩定但成長較緩的基礎需求。

在競爭格局方面，SK海力士、三星電子與美光科技為HBM堆疊的主要製造商；台積電提供矽中介層整合服務；日月光投控與艾克爾（Amkor Technology）則負責先進封裝與測試。英特爾與長電科技（JCET）亦參與相鄰的封裝技術布局，但本次報告未將其列為TSV市場的直接領導者，因為並未確立其TSV的具體營收貢獻。商業競爭主要圍繞在堆疊良率、產能規模、熱效能與客戶認證等方面，而非公開揭露的獨立TSV營收數字。

近期重大產業動態方面，2026年6月16日，台積電與艾克爾（Amkor）宣布達成為期10年的先進封裝與測試服務合作協議，於亞利桑那州建立美國本土產能框架，但未揭露具體財務條款。2026年2月12日，三星電子宣布已開始量產並商業出貨HBM4，凸顯多層堆疊記憶體的技術重要性。

本次研究涵蓋市場規模、基準年產品與應用結構、區域需求、技術採用、競爭定位、產業限制與重大事件發展，同時檢視商業化進程、客戶經濟效益，以及可能影響2035年前採用速度的各項因素。值得注意的是，預測數據與區域市佔率為Credence Research的專屬模型估計值，公司公告與監管文件僅作為產業背景參考，並未獨立驗證模型所推算的全球營收總額。比較本報告與其他相鄰產業數據時，應審慎考量其市場定義與排除專案。