本週公布的業界供應鏈查核結果指出，AMD 已完全售罄其第六代 EPYC「Venice」伺服器處理器的 2027 年生產配額，目前正以 2028 年產能接單。這項發現揭示了 AI 基礎設施領域正在發生的結構性轉變：代理型（agentic）AI 系統的時代已然來臨，使伺服器 CPU——而非 GPU——成為最短缺的元件。
對於尚未下單 Venice 的任何組織來說，意涵極為明確：若要取得供貨，就必須現在承諾 2028 年交貨時程，價格較前代已上漲逾 40%；否則就必須以現有的 Turin 世代晶片規劃 2027 年 AI 基礎設施，但其在代理型工作負載上的效能將較低。除此之外，別無第三條路。
本週供應鏈查核結果
這項發現於 2026 年 9 月 29 日浮上檯面。當日業界消息人士 Jukan（@jukan05）在 X 平台發文表示，AMD 已售罄整個 2027 年 Venice 生產週期，目前正接受 2028 年交貨訂單。Jukan 表示，由於前代產品曾因超額預訂而被削減訂單，他起初對此數據持懷疑態度，但在諮詢多位供應鏈聯繫人後，他認定此需求屬實實在。WCCFtech 報導了這項發現，並由本週 Kantan News 與 Futunn 公布的獨立業界查核報告分別佐證，兩者各自援引不同的供應鏈聯繫人，得出相同的結論。AMD 並未正式確認 2027 年供應已全數承諾，也未確認正在以 2028 年產能接單——這是此類供應鏈報導的標準保留態度。
使這項說法可信的關鍵在於：Venice 完整的 SP7 平台定價與規格已於 2026 年 9 月 29 日正式公布，確認其為商業上真實存在且即將上市的產品。旗艦 SP7 平台的商業供應預計將於 2026 年第四季展開。
代理型 AI 為何改變了 CPU 的供需方程式
要理解為何現在是 CPU 而非 GPU 成為基礎設施中最稀缺的元件，必須先了解代理型 AI 究竟對硬體提出了什麼要求。
2022 年至 2025 年間主導資料中心設計的 AI 工作負載——大型模型訓練與單輪推論——本質上是由 GPU 決定效能瓶頸。使用者發送提示，模型產生詞元，交易結束。CPU 的角色是供應資源：盡快將資料餵入 GPU，然後不要擋路。
代理型 AI 系統的運作方式截然不同。AI 代理不會產生單一回應後便靜候結果，而是會朝目標進行規劃、呼叫外部工具與 API、執行程式碼、從向量資料庫擷取資料、生成子代理以處理平行任務，並在回傳結果前於全程中維護上下文狀態。GPU 負責處理這套工作流程中的推論環節——但每次推論步驟僅耗時毫秒級。在這些推論步驟之間，CPU 正在執行編排迴圈：解析模型輸出、決定下一步要呼叫的工具、分派 API 請求、管理記憶體與狀態、執行 bash 指令，以及協調子代理之間的通訊。
喬治亞理工學院與英特爾的一項合作研究發現，在代理型工作負載中，CPU 端的工具處理佔總端到端延遲的 50% 至 90%。英特爾執行長 Lip-Bu Tan 在 2026 年 Computex 大會上直接指出：「對於強化學習、編排與代理型任務而言，CPU 是更合適的選擇。」
這個瓶頸意味著，當 CPU 效能不足或供應短缺時，昂貴的 GPU 加速器將處於閒置狀態。當 GPU 使用率因 CPU 無法及時餵送與編排而下降時，資料中心等於是在白白耗費加速器的成本。
英特爾 2026 年第一季財報數據量化了這項轉變已推進到何種程度：CPU 與 GPU 的比率已從訓練環境的約 1:8，變為推論工作負載的 1:4，並已在代理型部署中趨向 1:1 對等——部分客戶回報每顆 GPU 配置四顆 CPU。Arm 執行長 Rene Haas 在 2026 年 Computex 大會上將此重新調整稱為「CPU 文藝復興」。
Arm 自身的分析量化了此一轉變所暗示的基礎設施規模：雖然目前的 AI 資料中心每吉瓦容量約需 3,000 萬顆 CPU 核心，但代理型工作負載預計將此數字推升至每吉瓦 1.2 億顆核心。交銀國際（BOCOM International）估計，在 2028 年情境下，若涉及 5,000 萬顆加速器出貨，可能意味著每年對超過 2,500 萬顆資料中心 CPU 的需求——一個潛在價值達 1,250 億美元的市場。
Venice 究竟是什麼：四大平台、2 奈米首發
Venice——正式名稱為 EPYC 9006 系列——是 AMD 第六代伺服器處理器產品線，於 2026 年 7 月 22 日至 23 日在舊金山舉行的 AMD Advancing AI 大会上發表。其最具定義性的特徵在於：它是業界首款進入 TSMC N2（2 奈米級）製程量產的高效能運算產品，這點已於 AMD 的量產爬升公告中獲得確認。
此一製造差異的重要性超越「2 奈米」標籤本身的含意。TSMC 的 N2 是該晶圓廠首款採用閘極全環繞（GAA）奈米片電晶體進行量產的製程節點，取代了自 2010 年代初以來主導晶片製造的 FinFET 架構。在 FinFET 電晶體中，閘極電極從三面包覆通道；而在 GAA 奈米片設計中，水平矽奈米帶垂直堆疊，閘極從四面包覆每個奈米片。這種完全包覆提供了對電流遠更優異的靜電控制，大幅降低漏電流，並允許在 FinFET 三面幾何開始失控的尺寸下持續實現效能擴展。
TSMC 的 N2 採用奈米片電晶體，相較其 N3E（3 奈米）製程，可提供約 15% 的效能提升或約 35% 的功耗降低，電晶體密度則提升約 15%。從 FinFET 到 GAA 的轉換是十餘年前從平面電晶體轉向 FinFET 以來最大的電晶體架構變革，晶片公司基本上必須在新製程上從頭開始重新設計 IP。
此平台以四種不同配置、採階梯式時程推出：
SP7（2026 年第四季上市）： 高密度、高核心數的旗艦平台。旗艦級 EPYC 9996 搭載 256 個 Zen 6c 核心與 512 個執行緒，擁有高達 1,024 MB 的 L3 快取、16 條 DDR5 記憶體通道（提供每插槽 1.6 TB/s 頻寬）、PCIe Gen 6 支援（使 CPU 對加速器頻寬較 PCIe 5.0 翻倍），以及最高 4.1 GHz 的加速時脈。千顆批量定價為 14,904 美元。其他 SP7 機型在核心數與時脈速度之間進行取捨：EPYC 9686F 提供 96 個核心、最高 5.0 GHz 加速時脈，定價 11,434 美元。
SP8（預計 2027 年上半年）： 22 款 SKU，涵蓋 8 至 128 個 Zen 6 核心，瞄準主流企業與每節點效能工作負載。入門價為 8 核心 EPYC 9016 的 700 美元。
Venice-X（預計 2027 年下半年）： 3D V-Cache 變體，每插槽堆疊高達 1,152 MB L3 快取，瞄準高效能運算、工程模擬與記憶體內資料庫。96 核心版本的 EPYC Venice-X 預計可加速至約 5.15 GHz。
Verano / EPYC 9006 LP（預計 2027 年下半年）： 專為 AI 主機節點設計的 CPU，透過現場可更換的 SOCAMM2 模組支援多達 24 通道 LPDDR5X 記憶體，並具備 112 Gbps 的高速 xGMI 連結，用於密集加速器連接。專門為代理型工作負載中託管與餵送 GPU 加速器的角色而設計。
晶片組封裝架構也較 Turin 有顯著改變。Venice 採用兩個 I/O 裸晶搭配八個 Core Complex Die，全部以 SoIC-X 晶片組封裝配置連接。此封裝技術使記憶體通道從 Turin 的 12 條 DDR5（614 GB/s 頻寬）躍升至 Venice 的 16 條（1.6 TB/s）——記憶體頻寬增加超過一倍，這對於代理型 AI 中極為重要的記憶體密集型擷取操作直接相關。
AMD 2027 年數字在紙面上看起來如何
摩根士丹利預估 AMD Venice CPU 在 2027 年的出貨量將達 675 萬顆，較 2026 年的約 125 萬顆成長 5.4 倍。若以全部 31 款 SKU 的混合平均售價約 7,691 美元計算，滿載的 2027 年配額意味著僅來自伺服器 CPU 部門的營收能見度約達 510 億美元。
此數字需要放在脈絡下理解。7,691 美元的混合平均售價介於 SP8 入門點（700 美元）與 SP7 旗艦款（14,904 美元）之間。高密度 SP7 與主流 SP8 SKU 之間的實際產品組合將決定實現的平均售價是高於或低於該預估值。
TSMC 仍是關鍵瓶頸。N2 製程於 2025 年第四季進入量產，TSMC 目標於 2026 年底前在新竹與高雄廠房達到每月約 12 萬片晶圓的產能。據報導，蘋果已取得初始 N2 產能中相當大的份額，用於消費性晶片。AMD、NVIDIA、高通與聯發科均在爭奪相同的晶圓產能。此配額如何分配，將決定 Venice 已接訂單中有多少能轉化為實際出貨。
對 AMD 效能宣稱的審慎提醒
AMD 於 2026 年 9 月 18 日公布的基準測試中，Venice 對比 Vera 的效能比較值得仔細審視。AMD 的標題數字——EPYC 9996 較 NVIDIA Vera 在平台級 SPECrate 2026 Integer 吞吐量上提供約 2.24 倍的效能——在技術上屬實，但這是以一款 256 核心的 AMD 晶片對比一款 88 核心的 Vera 處理器。AMD 自身的數據在標準化為可比較的 96 核心 Venice 配置後，顯示對 Vera 的每核心優勢約為 20%。
AMD 對所發布的所有初步效能估算均描述為可能變動；對出貨版 Venice 系統的獨立第三方基準測試尚未進行。隨著 SP7 系統於 2026 年第四季送達硬體評測機構，預期將會出現評測報告。
同樣地，將 NVIDIA Vera 描述為不適合一般資料中心用途的說法，反映的是 AMD 的定位角度。Vera 的公開規格——88 核心、最高 1.5 TB LPDDR5X 記憶體、1.2 TB/s 頻寬——代表的是不同的設計哲學：為 AI 主機角色優化的記憶體頻寬密度，而非為一般運算追求最大核心數。
Meta、日本與採購連鎖效應
這項需求並非紙上談兵。在 2026 年 7 月的 Advancing AI 大會上，AMD 揭露 Meta 已在前三代——Milan、Bergamo 與 Turin——部署了數百萬顆 EPYC 處理器，並以主要客戶身分參與了 Venice 的共同開發。Meta 持續擴張的 AI 基礎設施陣容正代表了驅動 CPU 需求的代理型工作負載輪廓。
供應中斷已蔓延至日本的公部門採購。JEITA（日本電子情報技術產業協會）於 2026 年 6 月向政府機關與公共機構發出公開警示，提醒半導體相關 IT 設備——包括伺服器——面臨延長的交期與顯著的價格上漲。JEITA 將此一中斷定性為預期將延續至 2027 財年以後的「中長期結構性變化」，並建議採購單位建立彈性的定價與交貨條款，而非對供應商延誤強制執行標準罰則。
支持其評估的佐證包括：Gartner 預測 2026 年全球半導體營收成長 64%，將超過 1.3 兆美元；SK 海力士確認其 2026 年 DRAM 與 NAND 產能截至 2025 年第三季已全數售罄；英特爾在最近的財報電話會議上承認傳統伺服器需求遠超供給。同時，英特爾據報僅能滿足約半數當前伺服器 CPU 需求，消費性與伺服器 CPU 的價格上漲預期將在未來幾個月內實現。
標準通路中的伺服器 CPU 交期已大幅延長至平均 8 至 12 週，部分 SKU 與區域更長達六個月。價格已較先前水準上漲逾 40%，2027 年內可能進一步走高。
NVIDIA Vera：不同的問題，而非相同的解答
NVIDIA Vera CPU——在 TSMC 量產中、2027 年預估出貨量為 575 萬顆——瞄準的是與 Venice 部分重疊但結構上不同的市場。Vera 是一款基於 Arm 架構的處理器，專為部署於 NVIDIA 自家 AI 機櫃系統中、作為 Grace-Blackwell 與即將推出的 Rubin GPU 架構相鄰的主機 CPU 而設計。
對於在既有 x86 基礎設施上建置的超大規模業者而言，將伺服器軟體堆疊遷移至 Arm 代表著非 trivial 的工程成本與時程。AMD 與英特爾正透過 x86 生態諮詢小組——成員亦包括微軟、Google Cloud 與 Meta——共同合作，以擴展 x86 架構相容性並維護已部署基礎的軟體可攜性。
對於在 NVIDIA 整合式 NVLink／機櫃級堆疊上建置的組織而言，Vera 是更自然的選擇。這兩個 CPU 平台實際上瞄準的是不同的採購決策，而非單一共享市場。
AMD 的下一步與 2028 年展望
AMD 已勾勒出「Verano」——作為 Venice 後續產品、瞄準代理型 AI 主機節點需求並支援原生 LPDDR——作為其更廣泛 2 奈米產品藍圖的一部分。Verano 究竟能緩解結構性供應缺口，還是僅僅產生另一條預先數年的訂單排隊，將取決於 TSMC 擴大 N2 產能的速度。
AMD 亦據報正探索三星的 2 奈米晶圓代工製程，作為未來 Venice 與 Verano 變體的潛在額外製造來源，若三星在其閘極全環繞製程上的良率能充分成熟，可能提供產能紓解。
對於沒有既有配額的買家而言，局勢的解決方式很簡單：AMD 的通路已不再報價 2027 年 Venice 交期。代理型 AI 時代的到來速度超出了伺服器 CPU 供應鏈的預期，而將執行這些任務的處理器，已名花有主。
常見問題
為何代理型 AI 需要的是 CPU 而非更多 GPU？
GPU 為大規模平行處理器，針對神經網路推論核心的矩陣乘法運算進行優化。它們在此一特定運算上表現卓越，但無法有效處理 AI 代理的序列性、分支性控制流程工作：決定下一步呼叫哪個工具、解析結構化輸出、分派 API 請求、跨步驟管理上下文狀態，以及協調子代理。這些編排工作全數落在 CPU，而喬治亞理工學院與英特爾的研究人員發現，其佔代理型工作流程總端到端延遲的 50% 至 90%——意味著緩慢或稀缺的 CPU 將使昂貴的 GPU 容量在任務之間處於閒置狀態。
AMD EPYC Venice 2027 年產能「售罄」意味著什麼？
根據本週公布的業界供應鏈查核結果——並未獲 AMD 直接確認——AMD 已將 Venice 處理器產品線的全部 2027 年產能承諾給既有客戶，新訂單正以 2028 年交期報價。供應鏈查核依賴供應鏈聯繫人而非官方公司揭露，因此情況可能變動。已獲確認的是：Venice SP7 定價與規格已公布，2026 年第四季預期商業供應，當前世代 EPYC Turin CPU 已面臨 30 週以上交期，價格較先前水準上漲逾 40%——與所報導的需求圖景一致。
TSMC 2 奈米製程在技術上與前代有何不同？
TSMC 的 N2 節點代表了業界首次從 FinFET 轉向閘極全環繞（GAA）奈米片電晶體的量產。在 FinFET 中，閘極電極從三面包覆電流通道；在 GAA 奈米片設計中，水平奈米帶垂直堆疊，閘極從四面包覆每層，提供實質上更佳的靜電控制。TSMC 報告這相較其 3 奈米製程可帶來約 15% 的效能提升或 35% 的功耗降低，並提升 15% 的電晶體密度。Venice 是首款以此架構出貨的高效能運算產品，使其成為超越前代伺服器 CPU 的一個重要世代性進展。
如果我尚未訂購 Venice，我的選擇有哪些？
根據供應鏈查核的圖景，有三條可行路徑。第一：現在下單，預期 2028 年交期，以目前高漲的價格取得供貨——此舉確保供應但大幅延長規劃時程。第二：以第五代 EPYC Turin（9005 系列）部署 2027 年 AI 基礎設施建置——Turin 對當前代理型工作負載仍具能力，但每瓦效能低於 Venice，且本身亦受供應限制（部分區段當前交期 30 週以上）。第三：評估基於 Arm 的替代方案，包括 NVIDIA Vera，用於整合式 AI 機櫃部署，並承擔離開 x86 架構的軟體遷移成本。若未事先取得配額，已無取得 2027 年 Venice 晶片的途徑。